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Altium Designerで完璧なPCBスタックアップを設計する方法

| 投稿日 September 7, 2020

過去20年以上にわたり、電子機器は複雑になり続けてきました。基板の密度は限界に達しつつあります。EMC/EMI規制は進み、より厳格化しました。高速化できる余地は小さくなりました。このため、PCBレイアウト技術者が今日のPCBを確実に設計するには、EMC、PDN、EMI、SIを十分に理解することが必要です。この記事では、PCBスタックアップを正しく作成するための考慮事項についていくつか解説します。

解説する内容

このブログでは、PCBスタックアップをどのように計画し、基板設計CADのAltium Designerで実装するかについて解説します。HSD(High Speed Digital Design、高速デジタル設計)を行うときのSIの問題を最小化するための設計最適化について検討します。

学習内容

PCBの積層材料のデータシートを理解する方法
信号層の数を推定する方法
AltiumでPCBスタックアップを設計する方法についてのいくつかの推奨事項
一般的な誤りと落とし穴、およびAltiumを使用してそれらを回避する方法

PCBの積層材料データシートについて

PCBレイアウト技術者が行う最初の手順は、applicationに使用するPCBの積層材料(樹脂、銅箔、ガラス繊維)を選択することです。選択するPCB積層は、applicationの種類により決定されます。

以下のデータを追加できます:

HSD(High Speed Digital Circuit、高速デジタル回路)はサーバー、ルーター、高速データチャンネル(例: PCIe、10Gbeなど)で一般に使用されるもので、FR408HR、I-speedなどの積層が必要です。
高い熱信頼性は、車載、航空宇宙、軍事などで一般に使用され、P95/P25などの積層が必要です(Tg/Tdが高いことも要求されます)。
RFおよびマイクロ波には、IS680 TerraGreen(RF/MW)などの積層が必要です。
ハロゲン不使用は輸送機器、モバイルおよびワイヤレスデバイスで一般に使用され、TerraGreenなどの積層が必要です。
HDI(High Density Interconnect、高密度相互接続)はレイヤー数の削減、軍事、航空宇宙などで一般に使用され、I-Speed、FR408HRなどの積層が必要です。
ポリイミドは軍事、航空宇宙などで一般に使用され、P25N、P95/P25などの積層が必要です。

適切な材料を選択するには、PCBのデータシートを理解する必要ががあります。

注目すべき主なパラメーター

CTE

CTE(Coefficient of Thermal Expansion、熱膨張係数)はPPM単位で表されます。通常は、x、およびy軸よりもz軸の数値の方が大きくなります。特にz軸について、このパラメーターは重要です。実装時にこの係数が大きすぎると、積層材料と銅箔との膨張率の相違から、ビアに微細な亀裂が生じることがあります。

その一方で、多くの熱サイクルが存在する電子機器の設計時は、x、およびy軸のCTEに注意する必要があります。航空宇宙業界を例に挙げると、LEO衛星は90 ～ 120分で地球を一周します。そのため、衛星の温度変化が頻繁で激しくなり、コンポーネントの側面に亀裂が生じる恐れがあります。そこから、x、およびy軸のCTEが非常に重要となるわけです。

Tg: ガラス転移温度
Tgは、プリプレグ樹脂が固体から、十分に弾力性のある材質に変化する(融解する)温度です。

Td: 分解温度
名前から想像できるように、プリプレグ材質が分解し、その性質が失われ始める温度です。

Dk: 誘電率
このパラメーターは、コア、およびプリプレグ材質の平均誘電率です。プリプレグのガラス繊維は次の図のような構造をしているため、平均という用語を使用します。

図1のプリプレグでは、ガラス構造のギャップが樹脂で埋められるため、誘電率がDk1のゾーンとDk2のゾーンが生まれます。非常に高い周波数では、これにより問題が発生することがあります(この記事では解説しません)。重要なのは、HSD回路を設計するときは可能な限り均質な、I-Speed、FR408HR、Tachyon 100Gなどのプリプレグを選択する必要があるということです。

Tan(δ)、またはDf: タンジェント損失または損失係数

絶縁体を通過する電磁気の波形は、材質により一部吸収されます。この吸収の測定値は、データシートで通常Dkと記載されるパラメーターです。この値は、式1を使用してインチごとの減衰に変換できます。

Att=2.3 f tan⁡(δ) √(ϵ_r ) (dB/in]) [式1]

ここで、fは周波数(GHz)、ϵ_rは材質の誘電率です。

例: Isola FR408HRはϵ_r = 3.7、tan( δ )= 0.011なので、10GHzにおける減衰はAtt(10GHz) = -0.94(dB/in)です。したがって、FR408HRを3インチ使用するだけで-3dBの減衰が発生します。

信号層の数を推定する方法

PCBスタックアップを設計するには、必要なレイヤーの数を推定する必要があります。

推定の方法は2つあります。

最初の方法 [1] では、ピンの数が最も多いコンポーネント、例えば、BGAコンポーネントによってワーストケースのシナリオが決まると想定します。この方法では、IOピンの行(または、列)の数を2で割り、結果を最も近い偶数に切り上げて、信号層の数を推定します。例えば、BGAのIO行 (列) の数が11なら、IOレイヤーの最小数として妥当な推定値は6です。
2番目の方法では、レントの法則を使用します。[2] レントは平均トレースピッチを推定する方法を広めたIBMの技術者の名前です。この法則に従うと、M層のルーティングレイヤーとNか所の相互接続が存在する場合 [2]、平均ピッチ(インチ単位)は次の式で求められます。

P_avg=(XY)^(1/2)/N  2.7 M     [式2]

ここで、XとYは基板のX、およびY方向の寸法(インチ)です。したがって、Mを推定し、そこから得られるピッチがPCBテクノロジーと互換性があるかどうかを確認すれば、配線レイヤーの数を推定できます。

リファレンスプレーンについての考慮事項

配線レイヤーの数を推定したら、プレーン数を決定する必要があります。

0Vプレーンは高速信号のリターンパスとなります(重要なトレースは、常に、2プレーン内で配線します)。このため、0Vプレーンは可能な限り遠くまで延長されることを保証する必要があります。
全てのプレーンは共鳴することに注意してください。全てのプレーンはアンテナとして動作し、[3] に示すように共鳴します。

F_GHz=150 √((l/L)^2+(m/W)^2 )     [式3]

ここで、l とmはモード、WとLは寸法(mm)です。例えば、プレーンの寸法が100mm x 50mmなら、最初のモードは1.34GHz近辺で共鳴します。この情報に基づいて、EMCテスト (放射放出) においてピークが1.34GHz近辺で、どのクロックの倍数 (または、相互変調) でもないなら、プレーンが共鳴していると考えられます(共鳴周波数を高くする設計技法もありますが、この記事では触れません)。

プレーン間の空洞共鳴。電位が同じ(例: 0V) 2つのプレーン間の空洞共鳴を防止するには、λ/(10 √(ε_r )) 以内の距離にプレーンビアを刺します [3]。
VDD-GNDプレーンのQの低減。どのVDD-GNDプレーンにも重要なルールがあります。共鳴するときに静電容量を分散するということです。静電容量が高ければ、放射放出にほぼ失敗します。これを回避する1つの方法は、2つのプレーンを可能な限り近くに配置することです(Cが増大し、Qが減少します)。

Altium DesignerによるPCBスタックアップの計画

ここで、PCBスタックアップを設計してみましょう。ここまでの説明で、次のことがわかっています。

信号層の数
プレーンの最小数
重要な信号(クロック、ddr、USB)
PCBの積層材料

ポイント1と2から、applicationで必要なレイヤー数を大まかに推定できます。信号用に6レイヤー、プレーン用に6レイヤーを使用すると想定します。Altium Designerを起動して、さっそく設計を開始しましょう。PCBプロジェクトを開き、PCBドキュメントを作成します。次に、[Layer Stack Manager] を選択し、

[Tool]-> [Presets]、[12 Layers] の順に選択します。