Qu'est-ce qui entre en jeu dans la topologie et le routage des cartes PCIe 5.0 ?
Le PCI-SIG s'est employé à repousser les limites des débits de données normalisés entre les processeurs et les périphériques informatiques. Bien que le groupe de normalisation ne participe pas directement au développement des composants, la publication de la spécification PCIe 5.0 en 2019 et la future publication de la spécification PCIe 6.0 en 2021 démontrent une intention claire de normaliser les périphériques pour les applications gourmandes en données. Certaines applications incluront inévitablement l'IA en centre de données, la 5G et des cartes réseau ultra-rapides.
Le doublement du débit de données résultant lors du passage de PCIe 4.0 à 5.0 rend déjà la vie difficile aux concepteurs de circuits intégrés et de boîtiers, mais il complique aussi les choses sur le circuit imprimé et dans les connecteurs d'accouplement. Tout le problème vient de la largeur de bande passante, qui est poussée vers des fréquences plus élevées à chaque fois qu'il y a une nouvelle génération de PCIe. Voici comment les concepteurs de PCB devront faire face à ces difficultés de bande passante lors de la conception de périphériques PCIe.
Pertes dans une ligne PCIe 5.0
Comme toute interface haute vitesse, la norme PCIe pose un ensemble de défis particuliers en matière de topologie et de routage. Les pistes, les E/S sur un circuit intégré, les connecteurs et même le matériau du substrat limitent la bande passante qu'une carte peut supporter tout en maintenant les pertes dans les limites des spécifications. Nous avons discuté de divers mécanismes de perte dans ce blog, je vais donc résumer ici brièvement les sources de pertes importantes dans les canaux haute vitesse (y compris les lignes PCIe) :
- Pertes des conducteurs : cela inclut la résistance inhérente au courant continu due à la coupe transversale du conducteur.
- Pertes diélectriques : l'excitation et la relaxation dans le substrat du PCB atténuent le champ électrique lorsqu'il se propage à travers un canal haute vitesse.
- Pertes de rugosité du cuivre : tout le cuivre gravé sur les stratifiés de PCB est rugueux (qu'il soit électrodéposé ou laminé), et la rugosité du cuivre doit être correctement modélisée lors des calculs d'impédance.
- Perte de puissance de résonance : cet effet de tissage des fibres provient de la charge périodique dans les trames de fibres lâches, entraînant des pertes de puissance à des fréquences particulières lors de l'excitation des cavités du substrat.
Notez que les pertes par rayonnement sont également prises en compte dans les microrubans si l'épaisseur du substrat est assez importante (par exemple, 30 millièmes de pouce dans cet article technique de John Coonrod), mais ces pertes peuvent être ignorées dans les guides d'ondes fermés ou dans le routage des lignes ruban. Ces pertes peuvent également être ignorées dans les cartes présentant un nombre de couches plus élevé ou pour les microrubans sur des laminés très minces. Aux débits de 32 Gbps de la norme PCIe 5.0, le FR4 n'est plus une option envisageable et il convient d'utiliser un stratifié à faibles pertes.
Dans les canaux PCIe 5.0, on peut remédier aux pertes diélectriques et de rugosité au niveau du substrat du PCB en sélectionnant des stratifiés appropriés à faibles pertes. Les connecteurs d'accouplement et les vias correspondants contribueront à leurs propres pertes, normalement par réflexion en raison d'une désadaptation d'impédance dans la bande passante du signal. Les pertes sont dans les limites de la spécification PCIe 5.0 et sont limitées à -37 dB à la fréquence de Nyquist d'une ligne (16 GHz pour un débit binaire de 32 Gbps). La façon dont vous placez vos composants sur une carte, ou sur plusieurs cartes, déterminera le nombre de vias, de connecteurs et la longueur maximale d'interconnexion que vous pourrez utiliser dans la topologie et le routage de la carte PCIe 5.0.
Possibilités en matière de topologie et de routage
Topologie et connecteurs
Une fois que vous avez placé vos composants sur un matériau de substrat de PCB et que vous avez conçu les pistes de façon à avoir des pertes suffisamment faibles, vous pouvez procéder au routage et à la réalisation de la topologie pour les périphériques PCIe. Les périphériques PCIe, les cartes filles et les processeurs hôtes sont disposés selon une topologie point à point. Il est possible de placer les modules, périphériques et processeurs PHY PCIe sur la même carte ou séparés sur différentes cartes à l'aide d'un connecteur (orthogonal, bord de carte ou mezzanine).
Condensateurs de couplage AC
Le placement d'un condensateur de couplage AC est un point important du routage des liaisons PCIe. Si vous n'avez jamais travaillé avec la norme PCIe, c'est l'un des points qui peuvent se cacher dans une fiche technique. Les différents fournisseurs de circuits intégrés recommandent différentes valeurs de condensateurs de couplage AC pour leurs produits (par exemple, 100 nF pour les circuits FPGA de Xilinx). Comme tout autre condensateur de couplage, le but est d'éliminer le décalage en courant continu à chaque extrémité de la liaison tout en permettant aux impulsions de données de se propager entre les composants.
Impédance de piste et de connecteur
Le routage dans les lignes PCIe doit respecter les bonnes pratiques relatives aux signaux différentiels (impédance différentielle de 85 Ohms avec une correspondance de longueur sur une classe de signaux de paires différentielles et un espacement approprié). Notez que, pour les connecteurs placés entre de longues sections de pistes, on observe couramment des écarts d'impédance importants (jusqu'à 15 Ohms) sur les connecteurs compatibles PCI. Ce qui est plus important, c'est l'impact de cette désadaptation sur les paramètres S (en particulier, l'affaiblissement de réflexion), ce que l'on doit déterminer en effectuant des tests pour vérifier si un connecteur, une transition de couche ou un style de routage global est acceptable.
Finalisation et tests
Lorsque vient le temps de tester un prototype ou un coupon de test, la spécification PCIe 5.0 permet de router un canal de branchement différentiel d'un DUT vers un dispositif de test. Pour évaluer la perte dans votre ligne PCIe, placez un canal de branchement identique sur la carte et utilisez-le pour désintégrer les paramètres S de la ligne. Vous pouvez ensuite déterminer si les lignes sont conformes aux spécifications PCIe 5.0 et si d'autres modifications de conception sont nécessaires.
En attendant que d'autres périphériques compatibles PCIe 5.0 arrivent sur le marché, il est toujours préférable de concevoir en fonction de ces spécifications. Les processeurs Sapphire Rapids d'Intel compatibles PCIe 5.0/DDR5 seront disponibles en 2021, et AMD emboîtera bientôt le pas avec des produits concurrents en 2022. Heureusement, les spécifications PCIe 5.0 sont rétrocompatibles électriquement avec les générations précédentes de la norme PCIe. Après cela, nous n'aurons probablement pas à attendre bien longtemps avant de parler de PCIe 6.0.
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