PCIE布局和布线指南
小时候，拆开计算机，看着布满各种卡槽、芯片和其他电子器件的复杂主板，我总是有一个疑问，谁能把这些乱糟糟的东西搞清楚？随着我对计算机结构以及外围设备PCB设计的了解越来越多，我开始领会到PCB设计人员在致力于构建出色电子设备方面所做出的贡献。
现代GPU，USB，音频和网卡都运行在同一计算机外围设备架构（PCI Express）的背面。如果您刚接触PCIe设备的PCB设计，会发现有关这一主题的信息是零碎的，其中一些信息甚至作为公司机密受到严密保护。幸运的是，基本规范可以拆解为可执行的设计规则。您可以使用合适的PCB设计软件，轻松地为下一个PCIe设备进行布局和布线。
线路布线规范
与大多数高速设备相比，三代PCIe均允许使用更长的走线长度。对于不同的数据传输速率，每一代都有其自己的阻抗和最大走线长度规范，为了达到并维持所需的性能，应严格遵循这些规范。确切的布线规范取决于您在设计中使用的是第几代PCIe。
第1代和第2代中的走线长度均允许RX和TX信号走线的长度达到21英寸，而第3代仅允许这些信号走线上的走线长度不超过14英寸。为了将阻抗保持在规范要求的范围内，每个TX走线对最多只能包含2个过孔，而RX对最多只能包含4个过孔。对于发送到PCIe插槽的COM Express载板上的走线，第1代和第2代都支持不超过9英寸的最大走线长度。
信号线的差分阻抗取决于用于连接PCIe板的总线。具有 差分对布线的标准PCB通常使用100欧姆差分阻抗。第1代的PCI-SIG总线使用相同的标准，而第2代和第3代的PCI-SIG总线则使用85欧姆差分阻抗。第1代和第2代PCIe的COMCDG 1.0总线只要求使用92欧姆差分阻抗，而该总线与第3代PCIe并不兼容。作为替代方案，第3代使用COMCDG 2.0总线，以便与第3代PCIe兼容，并规定差分阻抗为85欧姆。
不同代PCIe和总线标准的差分阻抗值容差也有所不同。尽管每种总线标准和PCIe每代的组合的值都不相同，但是您可以通过 COMCDG 2.0规范 找到这些具体数值。
当您的PCB设计软件包含受控阻抗布线功能时，将微带线阻抗保持在公差范围内会容易得多。您可以直接在设计软件中指定阻抗容差，而您的自动布线或交互式布线工具将确保以正确的几何形状和间距布置走线。
不同代PCIe和总线标准的差分阻抗值容差也有所不同。尽管每种总线标准和PCIe每代的组合的值都不相同，但是您可以通过 COMCDG 2.0规范找到这些具体数值。
当您的PCB设计软件包含 受控阻抗 布线功能时，将微带线阻抗保持在公差范围内会容易得多。您可以直接在设计软件中指定阻抗容差，而您的自动布线或交互式布线工具将确保以正确的几何形状和间距布置走线。
叠层和接地
典型的PCIe板使用4层叠层，有两个内部电源层和两个信号层。根据设备要求，可以为每个电源层设置不同的偏压水平。一些设计师选择6层叠层，在两个电源层之间运行两个信号层。一些指南也适用于PCIe板的8层叠层和10层叠层。
在某些带有6层叠层的PCIe板中，可以用一个接地层替换其中一个电源层。在这两种情况下，内层上布线的信号走线将具有更好的抗电磁干扰能力。您还可以在不同的层上以不同的数据速率布线。在混合信号板上（例如在PCIe卡上的Wi-Fi或其他无线设备中），您可以在内层布线RF信号线，在外层布线数字信号线。接地/电源层将有效阻止噪声到达敏感的模拟信号走线。
无论使用哪种叠层，都需要确保板的整体厚度与所有PCIe卡的标准1毫米厚度相匹配。您还需要注意标准高速设计技术，因为第1代PCIe以2.5 GHz时钟频率运行，而信号速度仅在之后的第2代和第3代才有所提高。
管脚、焊盘和分路布线
绕障碍物布线以及在PCIe板上容纳元器件和过孔尤为重要。到管脚、焊盘、元器件和BGA分路布线的布线应对称。差分对在其整个长度上应紧密耦合，这意味着一条走线上由于焊盘、过孔或元器件引起的任何变化都应镜像到相邻走线上。这可以确保在整个差分对上抑制串扰。请注意，在任何高速系统中，这种做法都能起到良好抑制串扰的作用。
这对从BGA或其他元器件引出的分路布线同样适用。例如，布线至BGA将需要在一条走线上布置一个弯折，以到达其中一个焊盘。如果可能的话，另一条走线上也应出现相同的弯折。另外，差分对应在BGA上的相邻焊盘之间一起布线，而不是在走线之间使用焊盘进行布线。
随着对计算机外围设备的PCB性能要求的不断提高，设计人员需要借助他们能找到的所有工具来帮助他们跟上发展的步伐。Altium Designer 中的布局和布线功能与模拟、验证和生产准备功能一起被集成到单个软件工具中。Active Route软件包可帮助您确保布局和布线符合PCIe规范。
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